Static random-access memory

Im Jahre 1963 entwarf der bei Fairchild Semiconductor tätige Elektroingenieur Robert Norman das Prinzip einer Speicherzelle in bipolarer Planartechnik und meldete dies zum Patent an.[1] Ein Jahr später entwickelte John Schmidt, ebenfalls bei Fairchild Semiconductor, einen SRAM-Baustein mit 64 Bit Speicherkapazität in P-Kanal-MOS-Technik, die in Speichermodulen mit 1024 Bit in Rechnern der Firma Burroughs zum Einsatz kamen.[2]

Nach der Gründung der Firma Intel durch zwei ehemalige Fairchild-Mitarbeiter im Jahre 1968 wurde im April 1969 mit dem Intel 3101 als erstes Produkt ein SRAM-Speicherbaustein mit 64 Bit Speicherkapazität in bipolarer Schottky-Technik vorgestellt.[3]^:2–87 Drei Monate darauf erschien der in P-MOS Technik gebaute Intel 1101 mit 256 Bit Speicherkapazität[3]^:2–4, der Stromverbrauch pro Bit konnte auf ein Viertel reduziert werden.[3]^:2–2f

Die SRAM-Speicherbausteine versprachen einen großen Kostenvorteil gegenüber der bis dahin als Hauptspeicher genutzten Kernspeichertechnik.[2] Für den Einsatz als Hauptspeicher stand aber bereits im Oktober 1970 mit dem ersten DRAM-Speicher, dem Intel-1103, eine schnellere und günstigere Alternative mit wesentlich geringerem Stromverbrauch[3]^:2–2 zur Verfügung. Der Intel 1103 DRAM benötigte drei Transistoren pro Speicherzelle, während im Intel 1101 SRAM sechs Transistoren pro Speicherzelle nötig waren.

Die Informationen werden durch Zustandsänderung einer bistabilen Kippstufe in Form eines Flipflops pro Bit gespeichert. Das erlaubt es zwar, die Speicherzelle schnell auszulesen, aber im Vergleich zu dynamischen Speicherzellen ist die Speicherzelle verhältnismäßig groß und daher die Speicherkapazität des gesamten Chips entsprechend kleiner. Im statischen Betrieb (Halten der Information) ist der Leistungsbedarf einer Zelle sehr klein.

6-Transistor-Zelle in CMOS-Technik

SRAMs werden heutzutage meist als 6-Transistor-Zelle (6T-SRAM-Zelle) in CMOS-Technik hergestellt. Der Aufbau einer Kippstufe mit Widerständen als Lastelementen (sogenannte 4T-SRAM-Zelle) wird nicht mehr eingesetzt; statt der Lastwiderstände werden heute p-Kanal-MOS-Transistoren verwendet. Mit weiteren zwei Transistoren zur Ankopplung an die Spalten- bzw. Zeilen-Auswahlleitungen ergibt sich die besagte 6-Transistor-Zelle wie im Bild anbei. Wegen dieses komplizierteren Aufbaus verbraucht eine SRAM-Zelle im Vergleich zu einer DRAM-Zelle deutlich mehr Chipfläche (über 140 F²).[4][5] Prinzipiell wird also jedes Bit in der SRAM-Zelle in vier Transistoren gespeichert, die zwei gegeneinander verschaltete Inverter bilden. Diese Speicherzelle hat zwei stabile Zustände, die 0 und 1 darstellen. Die beiden zusätzlichen Zugriffstransistoren werden benutzt, um den Zugriff auf die Speicherzelle während Lese- und Schreibzugriff zu steuern.

Neben dem 4T- und 6T-SRAM-Design gibt es noch zahlreiche alternative Varianten, die mithilfe weiterer Transistoren zusätzliche Funktionen (zum Beispiel separater Leseport) oder besondere Eigenschaften (zum Beispiel geringere Leckströme, geringere Leistungsaufnahme beim Schreiben, höhere Stabilität[6]) realisieren sollen. Die hierfür genutzten Bezeichnungen 5T-, 7T-, 8T-, 9T-, 10T- oder 12T-SRAM-Zelle sind jedoch nicht auf ein spezielles Design beschränkt, vgl.[7]

Eine SRAM-Zelle besitzt drei unterschiedliche Zustände. Diese sind: Standby (warten auf Zugriff), Lesezugriff (Speicherzustand wurde angefordert) und Schreibzugriff (Speicherzustand wird überschrieben). Diese Zustände funktionieren wie folgt:

SRAMs werden mit unterschiedlichen Schnittstellen angeboten. Als diskretes Bauelement, primär für den direkten Anschluss an Mikrocontrollern, kommen parallele asynchrone Busschnittstellen zur Anwendung. Merkmal ist, dass der Zugriff auf den Speicher ohne Taktsignal erfolgt. Die Zugriffszeit pro Speicherzelle richtet sich nach der Laufzeit und liegt im Bereich von 5 ns bis zu knapp 100 ns. Darüber hinaus gibt es synchrone SRAMs, bei welchen der Zugriff synchron zu einem Taktsignal erfolgt. Im Regelfall ist der Durchsatz von synchronen SRAMs höher als bei asynchronen SRAMs, da bei synchronen Schnittstellen die Möglichkeit besteht, mittels einer Pipeline die Adressen zu den Daten definiert zeitlich zu versetzen. Dies bringt vor allem bei sequenziellen Speicherzugriffen Geschwindigkeitsvorteile. Ein Beispiel von synchronen SRAMs sind die sogenannten „ZBT-SRAMs“ (engl. zero-bus-turnaround SRAM), welche bei schnellen Grafikspeichern Anwendung finden.[8] Für den Einsatz in Kombination mit DDR- und „Quad“-Speicher gibt es auch SRAMs, die entsprechend mehr Daten auf beiden Flanken des Taktsignals übertragen; hierbei werden Größen bis 144 Mibit (in der Organisation 8 Mi×18) bei einer Taktfrequenz von 1066 MHz erreicht.

SRAMs finden als schneller Speicher mit vergleichsweise kleiner Datenkapazität überall dort Anwendung, wo der Dateninhalt schnell im Zugriff sein muss, wie beispielsweise in Prozessoren als Cache und auf digitalen oder Mixed-Signal-ICs wie FPGAs als lokaler Speicher auf dem Chip.

Etwa in den 1980er Jahren benötigten die Mikroprozessoren SRAMs als externen Arbeitsspeicher, da sie keinen integrierten Arbeitsspeicher hatten. Die typischen Bausteine waren 5101 (noch zu vier Bit organisiert, Nibble genannt), 6116 und 6264.

Weiterhin wird SRAM in Geräten eingesetzt, bei denen der Dateninhalt ohne dauerhafte Stromversorgung bis zu einigen Jahren gesichert werden soll. Da der Stromverbrauch im statischen Zustand (keine Speicherzugriffe) im Bereich einiger nA liegt, genügt eine kleine Pufferbatterie (u. U. auch ein Kondensator), um die nötige Versorgungsspannung bereitzustellen, beispielsweise beim CMOS-RAM zur Speicherung von BIOS-Einstellungen in handelsüblichen PCs. In diesem Anwendungsbereich stellt das SRAM in Kombination mit einer meist in Form einer Lithiumbatterie ausgeführten Pufferbatterie eine spezielle Form von NVRAM (engl. non-volatile random-access memory, nicht-flüchtiger RAM) dar. Die Batterie kann in das Chipgehäuse des Speicherbausteins integriert sein.[9]

• Ulrich Tietze, Christoph Schenk: Halbleiter-Schaltungstechnik. 12. Auflage. Springer, Berlin 2002, ISBN 3-540-42849-6, Statische RAMs, S. 713 ff.
• Jörg Schulze: Konzepte siliziumbasierter MOS-Bauelemente. Springer, Berlin 2005, ISBN 3-540-23437-3, S. 66–67, 297–314.

1. Patent US3562721A: Solid State Switching and Memory Apparatus. Angemeldet am 5. März 1963, veröffentlicht am 9. Februar 1971, Anmelder: Fairchild Camera and Instrument Corporation, Erfinder: Robert H. Norman.
2. 1970: MOS Dynamic RAM Competes with Magnetic Core Memory on Price. (pdf) Computer History Museum, abgerufen am 12. November 2023 (englisch).
3. intel data catalog 1976. (pdf) Abgerufen am 12. November 2023 (englisch).
4. The International Technology Roadmap for Semiconductors 2007 – Emerging Research Devices (Memento vom 26. März 2010 im Internet Archive), Seite 7 (engl., PDF; 1,1 MB)
5. The International Technology Roadmap for Semiconductors 2007 – System Drivers (Memento vom 6. März 2009 im Internet Archive) (engl., PDF; 603 kB)
6. L. Chang u. a.: Stable SRAM cell design for the 32 nm node and beyond. In: 2005 Symposium on VLSI Technology, 2005. Digest of Technical Papers. 2005, S. 128–129, doi:10.1109/.2005.1469239 (PDF).
7. Forrest Brewer: Array Structured Memories. (PDF; 2,3 MB) In: VLSI Project Design, ECE 224A – Spring 2011. Abgerufen am 1. April 2013 (Vortragsfolien).
8. 71T75602 – 2.5V 512K X 36 ZBT Synchronous 2.5V I/O PipeLine SRAM. Renesas, abgerufen am 9. Januar 2022 (englisch, Datenblatt eines synchronen ZBT-SRAMs mit 512 Ki × 36).
9. Datenblatt (Memento vom 1. Januar 2010 im Internet Archive) (PDF; 178 kB) eines NV-SRAM. (DS2030 mit 32 Ki × 8 mit integrierter Pufferbatterie) (englisch)