High-k+Metal-Gate-Technik

Die stetige Skalierung mikroelektronischer Bauelemente seit Ende der 1970er Jahre führte dazu, dass die Strukturbreite von mehreren Mikrometern auf nur noch 90 nm im Jahr 2003 verkleinert wurde. Die Skalierung war notwendig, um die Integrationsdichte (Anzahl von Bauelementen pro Fläche) von ICs zu erhöhen.

Mitte der 2000er Jahre stieß diese Skalierung an ihre Grenzen. Denn mit der Skalierung der Strukturbreite ist auch eine Skalierung aller anderen Komponenten des MISFETs verbunden. So wurde seit den 1960er Jahren vorrangig amorphes Siliciumdioxid, das durch thermische Oxidation des Siliciumsubstrats hergestellt wurde, als Isolationsschicht zwischen dem halbleitenden Kanalgebiet und der Gate-Elektrode eingesetzt. Die Dicke der Isolationsschicht betrug in den 2000er Jahren nur noch wenige Atomlagen (ca. 1–2 nm). Bei diesen Schichtdicken nimmt der Einfluss von Tunneleffekten und minimalen Fertigungstoleranzen deutlich zu, so dass auftretende Tunnelströme durch die Isolationsschicht einen bedeutenden Anteil an der Verlustleistung der ICs hatten.

Da die Dicke aus den oben genannten Gründen bei dem 2005 von Intel eingeführten 65-nm-Fertigungsprozess nicht weiter reduziert wird, wurde schon zuvor nach alternativen Materialien für die Isolationsschicht aus Siliciumdioxid (SiO₂) gesucht. Die Lösung lag in der Einführung sogenannter High-k-Dielektrika, die bei gleichen elektrischen Eigenschaften (wichtig ist hier vor allem die elektrische Kapazität des MISFETs) höhere Schichtdicken und somit geringe Tunnelströme ermöglichen (vgl. Gründe für den Einsatz von High-k-Dielektrika).

Bei der Erprobung elektrischer Bauelemente mit High-k-Dielektrika und einem Polysilicium-Gate sind weitere negativ wirkende Effekte aufgetreten. Dazu zählen vor allem eine Erhöhung der Schwellspannung gegenüber theoretischen Annahmen und eine verringerte Ladungsträgerbeweglichkeit. Das sogenannte Fermi-level pinning verursacht, dass die realen Schwellspannungen höher liegen, als sie durch die Dotierung des Kanalgebiets und die Dicke der Isolationsschicht theoretisch sein sollten. Dieser Effekt wird durch die Anpassung der Austrittsarbeit mithilfe zusätzlicher Metallschichten an der Grenzfläche von der Gate-Elektrode zum High-k-Material kompensiert. Jeder Transistortyp (p-Kanal- und n-Kanal-Transistoren) benötigt jedoch eine eigene Anpassung, was die Komplexität nochmals erhöht. Dies betrifft vor allem den Einsatz von Bulk-Silicium-Substraten, bei Silicon-on-Insulator-Substraten ist diese Problematik weniger stark ausgeprägt.[1] Problematisch ist auch der Umstand, dass die Austrittsarbeit des Metalls möglichst dem von hoch dotiertem Silicium entsprechen sollte. Umfangreiche Studien zeigten jedoch, dass kein exakt passendes Metall existiert, und man die Austrittsarbeit von Metallen anpassen muss, beispielsweise durch Dotierung.

Weiterhin wurde bei Transistoren eine verringerte Ladungsträgerbeweglichkeit (low charge-carrier mobility) beobachtet. Verursacht wird dies durch die schwingenden Dipole im High-k-Material, die zu Schwingungen im Kristallgitter des Halbleiters führen (sogenannte Phononen). Die Phononen wiederum streuen die Ladungsträger im grenzflächennahen Bereich des Kanalgebiets, und verlangsamen diese. Die Folge ist eine verringerte Schaltgeschwindigkeit des Transistors. Wie sich herausstellte, beeinflusst die Ladungsträgerdichte in der Gate-Elektrode (an der Grenzfläche zum Dielektrikum) diesen Effekt. Da Metalle eine um mindestens zwei Größenordnungen höhere Ladungsträgerdichte aufweisen als Silicium, stellt der Einsatz eines metallischen Gates eine deutliche Verbesserung dar.[2]

Mit der Einführung der HKMG-Technologie beim 45-nm-Technologieknoten im Jahr 2007 war Intel das erste Unternehmen, das die HKMG-Technik in kommerziellen Produkten einsetzte. Als High-k-Material diente damals ein Hafnium(IV)-oxid basiertes Material, und die Herstellung erfolgte in dem sogenannten Gate-Last-Prinzip (siehe unten).[3][4] Mit der Wiedereinführung einer metallischen Gate-Elektrode wurde der Effekt der Ladungsträgerverarmung innerhalb des Polysilicium-Gates umgangen. Er stellte eine zunehmende Herausforderung bei der IC-Fertigung dar. Damit wurde aus dem seit Mitte der 1980er Jahre Polysilicium-Siliciumdioxid-Feldeffekttransistor, der streng genommen kein MISFET bzw. MOSFET mehr war, wieder ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET). Insgesamt führte der Einsatz von HKMG zur Einführung zahlreicher neuer Materialien und chemischer Stoffe im Fertigungsprozess.

Der Begriff HKMG beschreibt nur den nach der Fertigung vorliegenden Schichtstapel und macht keine Aussagen über die eingesetzten Materialien. Weiterhin erlaubt der komplexe Aufbau des Transistors Variationen hinsichtlich der eingesetzten Fertigungsprozesse und deren Reihenfolge. Die HKMG-Technik unterteilt sich daher nochmal in drei wesentliche Herstellungsstrategien:

• gate first; auch metal inserted poly-silicon, MIPS, genannt
• gate last; auch replacement metal gate, RMG, replacement gate, RG, oder damascene gate, genannt
• fully silicided gate (FUSI, dt. ‚vollkommen siliciertes Gate‘)

Dabei bezieht sich das first (engl. für ‚zuerst‘) und last (engl. für ‚zuletzt‘) darauf, ob die metallische Gate-Elektrode vor (first) oder nach (last) der Aktivierung der Source- und Drain-Gebiete hergestellt wird. Bei der Aktivierung handelt es sich um einen Hochtemperaturprozess, der die durch Ionenimplantation eingebrachten Dotierungsatome in das Kristallgitter integrieren soll.

Gate-Last-Prozess

Schematische Querschnitte durch ein n-Kanal und ein p-Kanal-MOSFET in High-k+-Metal-Gate-Technik (in Replacement-Metal-Gate-Technik) wie ihn Intel 2007 mit den Penryn-Prozessoren in 45-nm-Technik einführte.

Beim Gate-Last-Prozess wird die metallische Gate-Elektrode erst nach der Implantation und Aktivierung der Source- und Drain-Gebiete hergestellt. Optional kann auch die High-k-Schicht erst nach der Implantation erfolgen.

Das gängigste Verfahren dafür ist die sogenannte Replacement-Metal-Gate-Technik (RMG). Hierzu wird zunächst ein konventionelles Polysilicium-Gate hergestellt und die Implantation/Aktivierung der Source- und Drain-Gebiete durchgeführt. Nun wird das Polysilicium der Gate-Elektrode selektiv entfernt, quasi eine Opferschicht (im englischen häufig Dummy-Gate genannt). Wurde zunächst noch kein High-k-Material als Dielektrikum abgeschieden wird auch dieses selektiv geätzt. Anschließend wird das nun „leere“ Gate mit dem gewünschten Schichtstapel (High-k-Dielektrika, Anpassungsmetalle und Gate-Elektrode) gefüllt.

Der Vorteil des Gate-Last-Ansatzes ist die geringere thermische Belastung des High-k-Materials und der Metallschichten, denn die Hochtemperaturschritte zur Aktivierung der Dotierungsgebiete wurden bereits vorher durchgeführt.

Nachteilig ist der erhöhte Aufwand bei der Fertigung, so muss beispielsweise vor dem Ätzen des Polysiliciums die Gate-Elektrode „geöffnet“ werden. Dies kann beispielsweise durch chemisch-mechanisches Polieren (CMP) ermöglicht werden. Die hohen Genauigkeiten und die unterschiedlichen Materialien machen den Prozess aber sehr anspruchsvoll. Denn ein nicht vollständig geöffnetes Gate behindert die Ätzung und ein überpoliertes Gate kann die elektrischen Eigenschaften des Transistors negativ beeinflussen. Zudem müssen alle Transistoren auf dem Wafer mit Durchmessern bis zu 300 mm möglichst gleichartig geöffnet werden.

Neben den Herstellungsvarianten gibt es auch verschiedene Varianten für den Aufbau des Gate-Stapels, beispielsweise:

• eine Metallschicht und eine Dielektrikumschicht (engl. single metal, single dielectric, SMSD): Der einfachste Aufbau, dabei wird jeweils getrennt für p-Kanal- und n-Kanal-FETs zunächst das Dielektrikum und dann das metallische Gate abgeschieden.
• eine Metallschicht und zwei Dielektrikumschichten (engl. single metal, dual dielectric, SMDD): Ähnlich wie SMSD, nur besteht das Dielektrikum aus zwei Schichten. Dies wird vor allem für eine verbesserte Grenzfläche mit geringeren Grenzflächenladungen oder für eine Verbesserung der Schichthaftung gemacht.
• zwei Metallschichten und eine Dielektrikumschicht (engl. dual metal, single dielectric, DMSD): Ähnlich wie SMSD, nur wird zur Anpassung der Austrittsarbeit eine weitere Metallschicht zwischen dem Dielektrikum und dem eigentlichen metallischen Gate abgeschieden.
• zwei Metallschichten und zwei Dielektrikumschichten (engl. dual metal, dual dielectric, DMDD): Eine Kombination von SMDD und DMSD.

Dieses Schema kann theoretisch beliebig fortgesetzt werden, jedoch steigt die Komplexität und damit der Herstellungsaufwand sehr stark an.

Typische Materialien für die Gate-Elektrode (nicht beim Fully-Silicided-Gate-Prozess) sind derzeit Titannitrid (TiN, für PMOS) bzw. Titanaluminiumnitrid (TiAlN, für NMOS). Für die Anpassung der Austrittsarbeit kommen verschiedene Materialien zum Einsatz, zu nennen sind hier vor allem dotiertes Hafniumoxid, Aluminiumoxid (Al₂O₃) und Lanthanoxid (LaO).

Die Vorteile von HKMG liegen vor allem in drastischen Reduzierung des Gate-Leckstroms und der damit verbundenen Möglichkeit, mikroelektronische Schaltkreise weiter zu skalieren; im Fall der 45-nm-Technik von Intel war dies eine Skalierung des Transistordielektrikums um den Faktor 0,7 und eine Reduzierung des Gate-Leckstroms um den Faktor 1000 für PMOS bzw. 25 für NMOS.[3] Damit verbunden ist eine geringere Versorgungsspannung und ermöglicht somit schnellere und energieeffizientere Transistoren herzustellen. Die HKMG-Technik macht somit aktuelle Spitzenprodukte (2011), mit Strukturbreite im Bereich von 28 nm und kleiner, erst möglich. So könnten HKMG-Prozessoren bei gleichem Design mit einer höheren Taktfrequenz betrieben werden als gewöhnlich gefertigte Prozessoren. In der Praxis wird jedoch eine solche Übertragung eines Prozessordesign in einen vollkommen neuen Fertigungsprozess nicht durchgeführt. Vielmehr werden bei jeder Technologiestufe und somit höherer Integrationsdichte auch neue Elemente in der Prozessorarchitektur eingeführt.

Der Aufwand bei der Fertigung ist im Vergleich zum vorher genutzten Polysilicium-Siliciumdioxid-Aufbau ungleich höher. So stiegen mit der HKMG-Technik nicht nur die Anzahl der notwendigen Prozessschritte, sondern es wurden auch höhere Anforderungen an die Fertigungstechniken gestellt und es mussten ganz neue Verfahren eingeführt werden. Ein Beispiel ist die Herstellung der High-k-Schichten: zu Beginn der Forschungsarbeiten wurden High-k-Schichten durch konventionelle Beschichtungsverfahren der chemischen und physikalischen Gasphasenabscheidung hergestellt. Damit konnten sehr gute, glatte und ausreichend dünne Schichten hergestellt werden. Die elektrischen Eigenschaften von so hergestellten High-k-Kondensatoren bzw. -Transistoren waren jedoch eher schlecht. Die Ursache des Problems lag in Ladungen an der Grenzfläche zwischen dem Siliciumsubstrat und der High-k-Schicht. Diese Grenzflächenladungen entstehen durch atomare Fehlstellen oder offene Bindungen. Sie fangen Ladungsträger ein und ändern beispielsweise die notwendige Spannung, die angelegt werden muss, um die Schwellspannung des Transistors zu erreichen. Ähnliche Probleme hatte man bereits in den 1960er Jahren mit Siliciumdioxid. Damals wurden die Probleme mit der Einführung der thermischen Oxidation von Silicium zur Herstellung der Oxidschicht gelöst. Für High-k-Materialien gibt es jedoch keinen vergleichbaren Beschichtungsprozess. Die Lösung lag diesmal in der Einführung eines Beschichtungsverfahrens, das die Herstellung von atomarglatten Schichten auf dem (ebenfalls atomarglatten) Siliciumsubstrat erlaubt, der Atomlagenabscheidung (ALD).[2]

• Mark T. Bohr, Robert S. Chau, Tahir Ghani, Kaizad Mistry: The high-k solution. In: IEEE Spectrum. Band 44, Nr. 10, 2007, S. 29–35, doi:10.1109/MSPEC.2007.4337663 (HTML – Mit anschaulichen Darstellungen zu den zu lösenden Problemen).
• R. Chau, S. Datta, M. Doczy, B. Doyle, J. Kavalieros, M. Metz: High-κ/metal-gate stack and its MOSFET characteristics. In: Electron Device Letters, IEEE. Band 25, Nr. 6, 2004, S. 408–410, doi:10.1109/LED.2004.828570.

• Thomas Y. Hoffmann: Integrating high-k /metal gates: gate-first or gate-last?
• Intel (Hrsg.) Intel® Hi-k Metal Gate Silizium Technologie. Hintergrundinformation März 2009 (Memento vom 16. April 2011 im Internet Archive)
• Philipp Laube: High-k Metal Gate. halbleiter.org.
• D. James: An Ongoing History of Strain-Now Available with High-k! WeSRCH-Veröffentlichung (Vortragsfolien; sehr interessante Präsentation mit einer Vielzahl von TEM-Aufnahmen diverser Transistoren in 65- und 45-nm-Technik diverser Hersteller)

1. Howard R. Huff: High dielectric constant materials: VLSI MOSFET Applications. Springer, 2005, ISBN 978-3-540-21081-8, S. 457 f.
2. Mark T. Bohr, Robert S. Chau, Tahir Ghani, Kaizad Mistry: The high-k solution. In: IEEE Spectrum. Band 44, Nr. 10, 2007, S. 29–35, doi:10.1109/MSPEC.2007.4337663.
3. K. Mistry u. a.: A 45nm Logic Technology with High-k+Metal Gate Transistors, Strained Silicon, 9 Cu Interconnect Layers, 193nm Dry Patterning, and 100% Pb-free Packaging. In: Electron Devices Meeting, 2007. IEDM 2007. IEEE International. IEEE, 2007, ISBN 978-1-4244-1507-6, S. 247–250, doi:10.1109/IEDM.2007.4418914. Zitiert in C. Auth u. a.: 45nm High-k+ metal gate strain-enhanced transistors. In: Intel Technology Journal. Vol. 12, Nr. 2, 2008, S. 77–86 (PDF (Memento vom 10. Juli 2012 im Internet Archive)).
4. Balapradeep Gadamsetti: Intel’s Low Power Technology – With High-K Dielectric. Archiviert vom Original (nicht mehr online verfügbar) am 15. Juli 2016; abgerufen am 18. September 2014.
5. Howard R. Huff: High dielectric constant materials: VLSI MOSFET Applications. Springer, 2005, ISBN 978-3-540-21081-8, S. 456.