Ausbeute (Halbleitertechnik)

Für die Berechnung der Chipausbeute wird die maximale Anzahl von (ganzen) Chips auf einem Wafer benötigt. Stark vereinfacht kann angenommen werden, dass sich die Obergrenze von nutzbaren Chips ergibt aus der Waferfläche (anhand des Wafer-Durchmessers ${\displaystyle d}$) geteilt durch den Flächeninhalt eines einzelnen Die (${\displaystyle A_{\text{Die}}}$):

${\displaystyle {\text{DPW}}={\frac {\frac {\pi \,d^{2}}{4}}{A_{\text{Die}}}}}$

Für einen beliebigen Wafer-Durchmesser und die gewünschte IC-Größe lässt sich die Anzahl vollständiger „Dies pro Wafer“ (DPW) wie folgt näherungsweise berechnen:

${\displaystyle {\text{DPW}}=d\pi \left({\frac {d}{4A_{\text{Die}}}}-{\frac {1}{\sqrt {2A_{\text{Die}}}}}\right)}$

Der Fehler dieser Abschätzungen ist bereits bei mittleren Chipgrößen nicht mehr vernachlässigbar, da am Rand der runden Wafer zunehmend Fläche mit unvollständigen Dies belegt ist und diese Fläche mit der Chipgröße bzw. der längsten Chipseite zunimmt. Zudem gibt es in der Fertigung noch weitere Einschränkungen, wie

• Ungleichförmigkeiten am Waferrand und dem daher eingeführten Waferrandausschluss (englisch wafer edge exclusion) für die Bewertung eines ganzflächig auf dem Wafer befindlichen Chips als „nutzbarer“ Chip,
• der Breite der Test- und Sägegräben zwischen den einzelnen Chips
• der Größe von gesperrten Bereichen (an denen der Wafer z. B. per Automat „angefasst“ wird).

Durch eine optimierte Positionierung der Dies (dem Wafer-Layout) kann ggf. die Zahl der nutzbaren Chips gegenüber einem symmetrischen Layout mit Chip-Mitte oder Ecke in der Wafer-Mitte erhöht werden.

Mathematisch gesehen führt ein Wafer mit quadratischen Dies in vielen Fällen zu einer besseren Ausbeute als bei rechteckigen oder gar anders geformten Chips[4].

Drei Beispiele für die Änderung der Ausbeute auf einem 300-mm-Wafer in Abhängigkeit von der Die-Größe (links: 40 mm × 40 mm; Mitte: 20 mm × 20 mm; rechts: 10 mm × 10 mm). Bei gleicher Defektanzahl (roter Punkt) verringert sich die Anzahl der defekten Chips (gelb) und es ergeben sich Ausbeuten von 35,7 %, 75,7 % bzw. 94,2 %.

Eine wesentliche Einflussgröße für die Chipausbeute (genauer funktionale Chipausbeute) stellen physikalische Defekte dar, die bei der Herstellung eines integrierten Schaltkreises auftreten. Dabei handelt es sich neben Partikeln, Kratzern und Versetzungen auch um nicht korrekt abgebildete Strukturen oder um problematische (lokale) Schwankungen von Schichtdicken, Strukturgrößen, Fehlausrichtungen uvm. Außerdem ist die Größe der jeweiligen Chips entscheidend, denn je größer ein Chip ist, desto höher ist der Anteil eines ausgefallenen Chips am Ausbeuteverlust (yield loss). Im Extremfall von nur einem Chip pro Wafer könnte ein Defekt den Unterschied zwischen 100 % und 0 % Ausbeute machen.

Da die Ausbeute ein wichtiger Parameter für die wirtschaftliche Betrachtung der Herstellung ist, wurden schon früh Modelle entwickelt, die auf Grundlage einer zum Teil messbaren bzw. gut abschätzbaren Defektdichte sowie anderer Produkt- und Fertigungseigenschaften eine Abschätzung der zu erwartenden Ausbeute erlaubt. Diese Modelle sind üblicherweise eine Funktion der Defektdichte ${\displaystyle D_{0}}$ (Defekte pro Fläche) und der kritischen Fläche ${\displaystyle A_{c}}$

${\displaystyle Y=f(D_{0},A_{c})}$

wobei die Bewertung der Defektdichte abhängig von der verwendeten Technologie, das heißt der minimalen Strukturgröße, ist. So ist ein 40 nm großer Partikel für ein Produkt in 180-nm-Technologie wahrscheinlich nicht bedeutsam, da er z. B. zwei Leiterbahnen mit einem Abstand von ca. 180 nm nicht kurzschließen kann. Für ein Produkt in 28-nm-Technologie mit ca. 30 nm Bahnabstand ist die Wahrscheinlichkeit eines Ausfalldefekts hingegen recht hoch.

Im Folgenden sollen kurz die wichtigsten Modelle genannt werden. Für ergänzende Informationen und Herleitungen der Funktionen sei auf die Literatur[3][2][5] verwiesen.

Das Poisson-Modell basiert auf der Annahme einer Gleichverteilung der Defekte über die Waferfläche (und auch von Wafer zu Wafer). Die Form der Modellfunktion entspricht dabei mathematisch der Poisson-Verteilung:

${\displaystyle Y=e^{-A\cdot D}}$

Das Murphy-Integral-Modell (nach B. T. Murphy) nimmt die Defektdichte nicht als konstant an, sondern unter Nutzung einer normierten Wahrscheinlichkeitsdichtefunktion ${\displaystyle f(D)}$, die über alle Chips aufsummiert werden muss. Es ergibt sich die allgemeine Integral-Funktion:

${\displaystyle Y=\int _{0}^{\infty }e^{-A\cdot D}f(D)\,\mathrm {d} D.}$

Je nach genutzter Dichtefunktion – gleichmäßig, dreieckig, gaußverteilt, exponentiell (nach Seeds) oder gemäß Gamma-Funktion (nach Okabe, Nagata und Shimada bzw. nach C. Stapper, auch negatives Binominal-Modell) – ergeben sich zum Teil deutlich andere Modelle, die sich in der Industrie als mehr oder weniger effektiv herausgestellt haben.

Verwertbare ICs werden häufig nach verschiedenen Kriterien untersucht und eingruppiert, beispielsweise nach ihren Performance-Charakteristika bzgl. Leistungsaufnahme oder maximal erreichter Taktfrequenz. So können sie in unterschiedlichen Preissegmenten verkauft oder für unterschiedliche Einsatzzwecke eingesetzt werden (z. B. für medizinische Geräte oder Raumfahrt). Mitunter besteht für fehlerfreie ICs mit außerordentlicher Leistung zu wenig Nachfrage: es entsteht ein Überschuss. Solche ICs werden evtl. in einem niedrigeren Preissegment verkauft; manchmal werden sie dabei nicht extra in ihren Eigenschaften beschränkt (z. B. eine Limitierung des Takts). Dies erlaubt es den Käufern dieser ICs, durch Übertaktung oder Unterspannungsbetrieb eine Mehrleistung oder einen geringeren Energieverbrauch zu erreichen als gemäß Spezifikation zugesichert ist. Hierbei ist es möglich, dass unter demselben Handelsnamen und zum gleichen Preis völlig unterschiedliche Leistungen erreicht werden können. Die Ungewissheit, möglicherweise ICs mit besseren Leistungsdaten als spezifiziert zu erwerben, wird daher auch als „silicon lottery“ (dt. Siliziumlotterie) bezeichnet.[7]

Anstatt monolithisch aufgebauter ICs oder SoCs, die alle Logik auf einem Chip vereinen, können die Funktionen auch auf mehrere einzelne Chips verteilt werden, sogenannte „Chiplets“ (engl., Verkleinerungsform von Chip). Dies verringert die Größe der zu fertigenden ICs und steigert die Wahrscheinlichkeit, fehlerfrei gefertigte ICs aus der Produktion zu erhalten. Dies entspricht technisch dem System-in-Package-Ansatz. Bei einem monolithischen Chip mit 360 mm² lässt sich im 7-nm-Fertigungsprozess durch Aufteilung in vier einzelne Chiplets etwa die doppelte theoretische Ausbeute erreichen (hierbei ist der zusätzliche Verschnitt von etwa 10 % bei einzelnen Chiplets und eine Gesamtfläche von etwa 396 mm² bereits berücksichtigt).[8] Neben der verbesserten Ausbeute können einzelne Chiplets auch in unterschiedlicher Quantität oder aus verschiedenen Fertigungsverfahren auf einem Package zu einem jeweiligen Produkt kombiniert werden, um so unterschiedliche Endprodukte zu erhalten. Vor allem AMD-Prozessoren wie Epyc, Threadripper und die Ryzen-3000-Serie setzen auf ein Chiplet-Design, bei dem 1 bis 8 Chiplets (mit je bis zu 8 aktiven Kernen) mit einem zusätzlichen I/O-Die kombiniert werden. Auch Intel hat immer wieder CPU-Modelle (z. B. diverse Core 2 Quad-Modelle) aus mehreren Chiplets hergestellt, um die Fertigungskosten oder die Ausbeute zu optimieren.